05 · 控制台
全程零命令行
目标里写"需要人工确认后才能出报告"，planner 自己推断出加人工闸门—— 执行停在 WAITING_HUMAN，等您在页面上点"放行"：
点开任意 .raw 产物直接画波形， 报告、评审、诊断 JSON 点开看关键结论：
AetherEDA 是一套 AI 驱动的 EDA 智能研发平台： 给它一句自然语言规格，九个智能体协作走完全程：拓扑设计、参数寻优、仿真评审、 程序化版图、DRC/LVS/天线物理验证、流片签核——产出 108×48µm 的 tapeout GDS，官方 256 条规则零违例。全程 SKY130 真实工艺、 真实工具链、全程审计留痕。
仿真流程的自动化程度长期偏低——工具链靠脚本粘接、失败排查靠专家经验、 设计空间靠人肉扫参。大模型时代，这三件事都该交给智能体。
编译、仿真、解析、比对，一次流片前要跑成百上千遍。AetherEDA 用任务图 引擎接管：拓扑并发、失败重试、级联取消、每一步落审计。
不收敛、模型缺失、语法错误——报错天书只有老工程师看得懂。 诊断智能体汇集报错、检索知识库，给出按置信度排序的根因和行级修复。
目标指标定了，参数怎么取？探索智能体自动扫描、自适应加密收敛， 多参数网格还能识别等效解，把权衡关系摆到桌面上。
Go 写骨架（编排、网关、隔离壳），Python 写智能体，接口先行 gRPC 契约。 GPL 工具（OpenVAF）关进独立容器只走 RPC——进程边界即许可证边界，类型系统强制执行。
自然语言目标 → 可执行任务图。提示词注入实时工具目录与文件清单防虚构； 产出经强校验闸门（kind 白名单 / 无环 / 依赖存在）才能进引擎。
读波形指标与电路网表，按器件物理核算理论值并与实测对比—— 结压降、KCL、能量守恒逐项验证，达到仿真工程师复核水准。
数值判据硬边界 + 大模型定性意见。通过后停在人工闸门等放行； 不过则精确报出越界项并拦住下游。无判据不放行——评审不能空转盖章。
执行失败一键诊断：汇集真实报错、检索知识库，输出按置信度排序的 根因与可直接粘贴的修复行。
参数扫描 + 自适应加密收敛 + 多参数笛卡尔积网格。理论最优不在网格上？ 两轮细化自己找过去，偏差从 3.5% 收敛到 0.5%。
规格进，达标网表出：LLM 定拓扑产参数化模板，确定性网格寻优收敛 ——实测 72 点直接命中 20.01dB/11.2MHz 双判据。
结构信息 + KLayout DRC + 违例诊断修复建议。DRC 不过即拦住下游 ——版图创作留给人，检查交给智能体。
四清单核验（结构/DRC/LVS/性能）逐项带证据，全过产出 tapeout GDS， 再停人工闸门等终审——谁放行的，审计永远可查。
设计档案提炼为经验条目回流知识库（数值照抄实测），下次设计检索 即得；版本基线台账让每一版可比可回溯。
BM25 检索知识库：内置语料 + learner 运行时增量。规划、分析、诊断、 设计都从这里取证——引用佐证，不许编造。
"编译二极管模型，跑瞬态仿真，评审输出峰值在 4.2 到 4.4V，生成报告"—— planner 规划六节点双支路图并执行。下面的波形直接绘自 ngspice 输出， 二极管模型是 OpenVAF 从 Verilog-A 源码现场编译的 OSDI 动态库。
琥珀：v(in) 正弦 ±5V/1kHz； 绿色：v(out) 半波整流，实测峰值 4.3042V vs 理论 4.302V，误差 < 0.5‰。
目标里写"需要人工确认后才能出报告"，planner 自己推断出加人工闸门—— 执行停在 WAITING_HUMAN，等您在页面上点"放行"：
点开任意 .raw 产物直接画波形， 报告、评审、诊断 JSON 点开看关键结论：
3×3 双参数网格里埋了两组 τ=RC=2.5ms 的等效解，探索结果精确并列—— 这正是 DTCO 设计空间的核心现象：同一指标目标存在多组参数组合，工程上按面积、 功耗、噪声取舍。
六阶段全部实机落地：真实工艺底座 → 分析武器库 → 设计智能体 → 物理验证 → 签核流片 → 经验回流。下面是真实审计记录——机器四清单全过之后， 最终放行的责任在人：
设计完成后，learner 把实测经验写回知识库： "W=10/L=0.5/Rd=20k/Vgs=0.7 → 19.17dB/8.5MHz，72 点中 4 点达标"—— 检索排名第一，压过教科书公式。第 N 次设计的终点， 是第 N+1 次设计的起点。
平台没有停在仿真。同一颗运放走完了设计 → 版图 → 物理验证 → 签核的全程，产出符合 TinyTapeout 规范的提交包（SKY130，1x2 tile）。
1x2 tile（160×225µm）余量 86%。8 管折叠为多指结构， MIM 电容 39×39µm 提供 3.042pF 密勒补偿。
片上闭合反馈把引脚从 3 个降到 2 个省 100€；闭环后仿增益 0.087dB、带宽 52.9MHz、峰化 1.02dB。
截止 2026-09-07，预计 2027-05 交付。提交包已备齐， 预算约 220€（tile 140€ + 2 引脚 80€）。
数字流没有另建一套流程：工具网关、评审闸门、物理验证工具链全部复用模拟流的。 以一个八位 ALU 走完 RTL → 综合 → 时序 → 布局布线 → 版图 → DRC → LVS。
DRC 只判几何合法，证明不了版图实现了 RTL。网表比对才验证连接： 提取网表与布线后门级网表在顶层各 122 器件、143 网络，端口逐项对齐。
数字判据（面积/时序）走模拟流同一个评审智能体，评审代码未动一行； 面积超限同样被否决，闸门对两类设计等效。
OpenROAD 二进制内含 GPL-3 的 OpenSTA 子模块，整体按 GPL 对待—— 单独容器起服务，经 RPC 调用，不与专有代码链接。
GPL 组件只能独立容器 + RPC， 注册为 GPL 类别的工具若不是远程调用器，网关启动直接报错——删掉闸门，单元测试变红。
隔离容器内附 OpenVAF 源码快照与许可证文本， 镜像可独立分发；版本冻结到 commit，升级须过合规审查并更新台账。
AGPL 组件禁入产品；严禁对任何 闭源软件做反编译/逆向；组件引入先查 OSS 台账，未登记必须先过审。
make bench 精度基线、 make e2e 五组集成回归、make demo 五幕演示剧本——以后升级任何组件，一跑就知道有没有退化。